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龙图腾网获悉华中科技大学申请的专利分段式时间数字转换器、控制方法、介质、设备及终端获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116482959B 。

龙图腾网通过国家知识产权局官网在2026-04-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310499001.4，技术领域涉及：G04F10/00；该发明授权分段式时间数字转换器、控制方法、介质、设备及终端是由蔡超;汪飞;周嘉雯;谢庆国设计研发完成，并于2023-05-05向国家知识产权局提交的专利申请。

本分段式时间数字转换器、控制方法、介质、设备及终端在说明书摘要公布了：本发明属于时间间隔测量技术领域，公开了一种分段式时间数字转换器、控制方法、介质、设备及终端，改变延迟链的结构，利用多条短的并形链对TDLTDC中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量，其中链长个数依据时钟条件以及每条链的测量区间确定。本发明的分段式时间数字转换器的控制方法线性度好，整条长链通过折叠的方式巧妙地将所有的延迟单元都放在一个逻辑块中，完全避免了由于跨多个资源块引入的线长不一致而导致的非线性问题；分段式时间数字转换器结构简单，资源利用率高，鲁棒性好，对器件和通道的变化不敏感，可在线更正温度引入的漂移。

本发明授权分段式时间数字转换器、控制方法、介质、设备及终端在权利要求书中公布了：1.一种分段式时间数字转换器的控制方法，其特征在于，分段式时间数字转换器的控制方法包括：改变延迟链的结构，利用多条短的并行链对TDLTDC中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并行测量的目的； 分段式时间数字转换器的控制方法还包括： 利用多条并行短链对待测信号进行“细”时间测量中，链1与待测信号相接，链1与链2前 面均连接延迟单元，用于产生固定的延迟时间，其中链2前延迟单元配置的延迟时间长 于链1中延迟单元造成的延迟时间，； 链前的延迟单元与链中的延迟单元是两个不同的逻辑资源； 其中，链前的延迟单元是软件配置的单个或多个延迟单元，在XilinxFPGA中是IDELAY资源；而链中的延迟单元则采用CARRY48资源； 链1的测量范围与两条链前延迟单元产生的延迟时间满足条件，其 中为延迟单元的个数，为每个延迟单元固定的延迟时间；链2的测量范围与链1相同，链 1和链2的合计测量时间为，满足时钟条件； 当时间间隔为的信号输入时，若，则任何一条链均能完成对待测量信号的 测量，则仅对链上被触发的延迟单元的个数进行计数；当数量为N时，则待测信号为 ；若待测时间间隔，则利用两条链配合完成测量过程，其中T为系统时钟周期； 由第一条链测量部分，而另一条链的测量结果为，则最终的测量结果为；当时，分为系统时钟的整数部 分和小数部分进行测量，系统时钟的整数部分通过计数功能实现，而系统时钟的小数部分 则利用多个并行短链进行测量。

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