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龙图腾网获悉上海大学申请的专利基于FPGA的LTE-V收端CCH信道解速率匹配的系统及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116707702B 。

龙图腾网通过国家知识产权局官网在2026-04-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210180518.2，技术领域涉及：H04L1/00；该发明授权基于FPGA的LTE-V收端CCH信道解速率匹配的系统及方法是由葛骋翔;曹姗;姜之源;江立旻;彭飞;张晨浩设计研发完成，并于2022-02-25向国家知识产权局提交的专利申请。

本基于FPGA的LTE-V收端CCH信道解速率匹配的系统及方法在说明书摘要公布了：一种基于FPGA的LTE‑V收端CCH信道解速率匹配的系统及方法，包括：状态机控制单元、输入控制单元、块随机存储器单元和输出控制单元，其中：状态机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据的同时并进行比特重排后输出。本发明利用CCH信道解速率匹配每次比特变换规则相同的规律，避免了交织和解交织的计算并显著简化了系统结构。

本发明授权基于FPGA的LTE-V收端CCH信道解速率匹配的系统及方法在权利要求书中公布了：1.一种基于FPGA的LTE-V收端CCH信道解速率匹配的系统，其特征在于，包括：状态机控制单元、输入控制单元、BRAM单元和输出控制单元，其中：状态机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据的同时并进行比特重排后输出； 所述的输出控制单元中设有用于预存交织地址的ROM； 所述的状态机控制单元使用三段式状态机控制数据的输入和输出，包括：空闲状态、输入数据存储状态和数据控制输出状态，其中：空闲状态状态下将输出至BRAM的读写信号的寄存器都清零，当收到开始信号start后跳转到输入数据存储状态，开始数据处理；输入数据存储状态下将总长度为432的输入数据平均分成每段144的三段数据并并将三段数据叠加，得到总长为144的叠加数据后，按0~143的地址依次输出至BRAM单元，并在存储后产生totalBits_finish信号，触发跳转至数据控制输出状态；数据控制输出状态下将MATLAB计算出的CCH解速率匹配的比特交织变换的映射关系作为地址数据存在ROM中，在数据控制输出状态控制读取存有映射关系地址数据的ROM，将读出的地址数据作为读BRAM的地址，读出输入数据存储状态存储的输入数据，完成CCH解速率匹配，完成到跳转到空闲状态； 所述的输出控制单元包括：读RAM模块、输出握手模块和输出计数器，其中：读RAM模块向BRAM单元输入读指令、读取地址，根据读地址变化的快慢控制数据输出的速率，输出握手模块控制与后级译码模块的握手输出数据，当后级译码模块准备好接收数据后向解速率匹配模块发出ready信号开始读解速率匹配模块中的BRAM单元并输出，输出计数器根据输出数据有效信号valid的个数计算得到输出数据个数的计数信息并输出至状态机控制单元以触发状态跳转； 所述的读地址是指：使用MATLAB计算出的地址映射关系通过序读出地址数据再将该数据作为读BRAM的读取地址，从而实现了CCH信道解速率匹配中交织和解交织的计算，避免了复杂的计算结构； 当前协议下CCH解速率匹配中比特重排的规则和映射关系存储于输出控制单元的ROM中，输出控制单元读出地址ROM中的地址数据并作为读BRAM单元的地址，最终通过输出握手模块和后级译码模块握手输出，实现了CCH解速率匹配的功能。

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