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龙图腾网获悉西安电子科技大学申请的专利一种应用于高速时域交织模数转换器的比较器自校准电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116318141B 。

龙图腾网通过国家知识产权局官网在2026-04-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310125573.6，技术领域涉及：H03M1/10；该发明授权一种应用于高速时域交织模数转换器的比较器自校准电路是由丁瑞雪;罗逸霄;常军;梁鸿志;刘术彬;朱樟明设计研发完成，并于2023-02-16向国家知识产权局提交的专利申请。

本一种应用于高速时域交织模数转换器的比较器自校准电路在说明书摘要公布了：本发明涉及一种应用于高速时域交织模数转换器的比较器自校准电路，与比较器模块连接，用于在校准阶段自动识别比较器模块的输出失调的正负并通过反馈实现失调的自校准；比较器自校准电路包括：逻辑产生模块和识别校准模块；其中，逻辑产生模块根据第一时钟信号和第一使能信号产生控制信号，控制信号输入识别校准模块以控制识别校准模块的工作状态；识别校准模块的输入端连接比较器模块的输出端；识别校准模块输出端连接比较器模块的输入端。本发明基于模拟域对失调进行校准，与传统的模拟域校准方法相比所需结构简单，所占用的面积和功耗更小；同时，利用电容的特性，可以根据比较器的比较结果自动识别失调的正负，实现比较器失调的自校准。

本发明授权一种应用于高速时域交织模数转换器的比较器自校准电路在权利要求书中公布了：1.一种应用于高速时域交织模数转换器的比较器自校准电路，其特征在于，与比较器模块连接，用于在校准阶段自动识别所述比较器模块的输出失调的正负并通过反馈实现失调的自校准； 所述比较器自校准电路包括：逻辑产生模块和识别校准模块； 其中，所述逻辑产生模块根据第一时钟信号CLK和第一使能信号CAL产生控制信号，所述控制信号输入所述识别校准模块以控制所述识别校准模块的工作状态； 所述识别校准模块的输入端VIN连接比较器模块的输出端；所述识别校准模块的输出端连接所述比较器模块的输入端； 所述逻辑产生模块包括：第一反相器I1、第二反相器I2、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9、第三与非门I3、和第十与非门I10；所述第一反相器I1的输入端输入所述第一时钟信号CLK，所述第一反相器I1的输出端分别连接所述第二反相器I2的输入端和第十与非门I10的第二输入端；所述第二反相器I2的输出端连接所述第三与非门I3的第二输入端；所述第三与非门I3的第一输入端输入所述第一使能信号CAL，所述第三与非门I3的第三输入端连接所述第七反相器I7的输出端，所述第三与非门I3的输出端分别连接所述第四反相器I4的输入端和所述第五反相器I5的输入端；所述第十与非门I10的第一输入端连接第六反相器I6的输出端，所述第十与非门I10的第三输入端输入所述第一使能信号CAL，所述第十与非门I10的输出端分别连接所述第八反相器I8的输入端和第九反相器I9的输入端；所述第五反相器I5的输出端连接所述第六反相器I6的输入端；所述第八反相器I8的输出端连接所述第七反相器I7的输入端；所述第三与非门I3的输出端输出第一控制信号N1O，所述第一控制信号N1O通过所述第四反相器I4生成第二控制信号N1I；所述第十与非门I10的输出端输出第三控制信号N2O，所述第三控制信号N2O通过所述第九反相器I9生成第四控制信号N2I；所述第一控制信号N1O、所述第二控制信号N1I、所述第三控制信号N2O和所述第四控制信号N2I作为所述控制信号输入所述识别校准模块； 所述识别校准模块包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第一电容C1和第二电容C2； 所述第一MOS管M1和所述第二MOS管M2的栅极作为所述识别校准模块的输入端VIN，所述第一MOS管M1的源极连接电源电压端VDD，所述第一MOS管M1的漏极分别连接所述第二MOS管M2的漏极、所述第三MOS管M3的栅极和所述第六MOS管M6的栅极，所述第二MOS管M2的源极连接接地端GND；所述第三MOS管M3的源极连接所述电源电压端VDD，所述第三MOS管M3的漏极连接所述第四MOS管M4的源极；所述第四MOS管M4的漏极分别连接所述第五MOS管M5的漏极、所述第七MOS管M7的漏极、所述第十三MOS管M13的漏极和所述第十七MOS管M17的漏极，所述第四MOS管M4的栅极输入第二使能信号CALB；所述第五MOS管M5的栅极输入第一使能信号CAL，所述第五MOS管M5的源极连接第六MOS管M6的漏极，所述第六MOS管M6的源极连接所述接地端GND；所述第七MOS管M7的漏极连接所述第八MOS管M8的源极；所述第七MOS管M7的栅极输入所述第一使能信号CAL，所述第七MOS管M7的源极分别连接所述第八MOS管M8的漏极、所述第九MOS管M9的源极和所述识别校准模块的共模输入端VCOM；所述第八MOS管M8的栅极输入所述第二使能信号CALB；所述第九MOS管M9的源极连接所述第十一MOS管M11的漏极；所述第九MOS管M9的栅极输入所述第一控制信号N1O，所述第九MOS管M9的漏极连接所述第十MOS管M10的源极；所述第十一MOS管M11的栅极输入所述第二控制信号N1I，所述第十一MOS管M11的源极连接所述第十二MOS管M12的漏极；所述第十MOS管M10的栅极输入所述第三控制信号N2O，所述第十MOS管M10的漏极连接所述第十二MOS管M12的源极，所述第十MOS管M10的漏极作为所述识别校准模块的第二输出端VIPC；所述第十二MOS管M12的栅极输入所述第四控制信号N2I；所述第十三MOS管M13的漏极连接所述第十四MOS管M14的源极；所述第十三MOS管M13的栅极输入所述第一控制信号N1O，所述第十三MOS管M13的源极分别连接所述第一电容C1的第一极板和所述第十四MOS管M14的漏极；所述第十四MOS管M14的栅极输入所述第二控制信号N1I；所述第二电容C2的第一极板连接所述第一电容C1的第二极板，所述第二电容C2的第二极板连接所述接地端GND；所述第十五MOS管M15的源极连接所述第十七MOS管M17的漏极；所述第十五MOS管M15的栅极输入所述第二控制信号N1I，所述第十五MOS管M15的漏极连接所述第十六MOS管M16的源极；所述第十七MOS管M17的栅极输入所述第一控制信号N1O，所述第十七MOS管M17的源极连接所述第十八MOS管M18的漏极；所述第十六MOS管M16的栅极输入第四控制信号N2I，所述第十六MOS管M16的漏极分别连接第十八MOS管M18的源极、所述第十九MOS管M19的源极和所述第一电容C1的第二极板；所述第十八MOS管M18的栅极输入所述第三控制信号N2O；所述第十九MOS管M19的源极连接所述第二十一MOS管M21的漏极；所述第十九MOS管M19的漏极连接所述第二十MOS管M20的源极，所述第十九MOS管M19的栅极输入所述第一控制信号N1O；所述第二十一MOS管M21的源极连接所述第二十二MOS管M22的漏极，所述第二十一MOS管M21的栅极输入所述第二控制信号N1I；所述第二十MOS管M20的栅极输入所述第三控制信号N2O，所述第二十MOS管M20的漏极连接所述第二十二MOS管M22的源极，所述第二十MOS管M20的漏极作为所述识别校准模块的第一输出端VINC；所述第二十二MOS管M22的栅极输入所述第四控制信号N2I。

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