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龙图腾网获悉上海晟联科半导体有限公司申请的专利串行时钟信号的调整电路及串转并数据帧边界对齐系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121072426B 。

龙图腾网通过国家知识产权局官网在2026-04-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511613585.9，技术领域涉及：G06F30/3312；该发明授权串行时钟信号的调整电路及串转并数据帧边界对齐系统是由邱瑞恒;程子川设计研发完成，并于2025-11-06向国家知识产权局提交的专利申请。

本串行时钟信号的调整电路及串转并数据帧边界对齐系统在说明书摘要公布了：本发明提供一种串行时钟信号的调整电路及串转并数据帧边界对齐系统，其中的串行时钟信号的调整电路包括第一采样单元、第二采样单元、第一信号处理单元以及第二信号处理单元；其中，所述第一采样单元用于基于初始串行时钟信号对初始跳跃信号进行采样，以得到第一跳跃信号；所述第二采样单元用于基于所述初始串行时钟信号对所述第一跳跃信号进行采样，以得到第二跳跃信号；所述第一信号处理单元用于对所述第一跳跃信号以及所述第二跳跃信号进行处理，以得到跳跃脉冲信号；所述第二信号处理单元用于基于所述跳跃脉冲信号对所述初始串行时钟信号进行调整，以得到跳跃调整串行时钟信号。本发明能够解决现有的串转并帧边界对齐方法的延迟大、硬件开销大的问题。

本发明授权串行时钟信号的调整电路及串转并数据帧边界对齐系统在权利要求书中公布了：1.一种串行时钟信号的调整电路，其特征在于，应用于全速时钟架构接收机，用于在所述全速时钟架构接收机生成的并行数据帧边界未对齐时，对所述全速时钟架构接收机输入的初始串行时钟信号进行调整，以对所述全速时钟架构接收机生成的并行数据的帧边界进行对齐；其中，所述串行时钟信号的调整电路包括第一采样单元、第二采样单元、第一信号处理单元以及第二信号处理单元；其中， 所述第一采样单元用于通过dff触发器基于所述初始串行时钟信号的上升沿对初始跳跃信号进行采样，以得到第一跳跃信号； 所述第二采样单元用于通过dff触发器基于所述初始串行时钟信号的上升沿对所述第一跳跃信号进行采样，以得到第二跳跃信号； 所述第一信号处理单元用于对所述第一跳跃信号与所述第二跳跃信号进行“异或”处理，以得到跳跃脉冲信号；其中，所述跳跃脉冲信号为高电平脉冲信号； 所述第二信号处理单元用于对所述初始串行时钟信号与所述跳跃脉冲信号进行“或”处理，以得到跳跃调整串行时钟信号。

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