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龙图腾网获悉中国电子科技集团公司第五十四研究所申请的专利一种总线接口式网卡芯片控制系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116431532B 。

龙图腾网通过国家知识产权局官网在2026-04-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310202504.0，技术领域涉及：G06F13/12；该发明授权一种总线接口式网卡芯片控制系统是由刘文元设计研发完成，并于2023-03-06向国家知识产权局提交的专利申请。

本一种总线接口式网卡芯片控制系统在说明书摘要公布了：本发明为一种总线接口式网卡芯片控制系统，属于集成电路应用领域。本发明包括作为主控的FPGA和被控的网卡芯片，所述FPGA包括软处理器核、APB总线模块以及接口模块，其中，软处理器核作为CPU，APB总线模块通过AXI总线与软处理器核相连并受软处理器核控制；接口模块用于保证APB总线模块在网卡芯片的时序约束下实现对网卡芯片寄存器的读写操作。本发明能够克服外设时序限制对APB时钟频率的制约，解除二者之间的耦合，提高CPU的主频及效率。

本发明授权一种总线接口式网卡芯片控制系统在权利要求书中公布了：1.一种总线接口式网卡芯片控制系统，其特征在于，包括作为主控的FPGA和被控的网卡芯片，所述FPGA包括软处理器核、APB总线模块以及接口模块，其中，软处理器核作为CPU，APB总线模块通过AXI总线与软处理器核相连并受软处理器核控制；接口模块用于保证APB总线模块在网卡芯片的时序约束下实现对网卡芯片寄存器的读写操作； CPU每执行完一次写操作或读操作后，均延迟一段时间，等待网卡芯片完成操作，再执行下一次操作； 接口模块采用独热码定义7个状态，状态转移过程如下： S0：空闲态；此状态下，当APB从设备片选信号PSEL为高电平时，说明APB总线模块有读或写请求，状态转移到S1； S1：开始态；此状态下，若APB读写控制信号PWRITE为高电平，说明APB总线模块是写请求，将片选引脚CS和写使能引脚WR两个引脚拉低；否则，说明APB总线模块是读请求，将CS和读使能引脚RD两个引脚拉低； S2：建立时间等待态；此状态下，若WR为低，则等待T1时间后，跳转到S3；若RD为低，则等待T2时间后，跳转到S3； S3：数据采样态；此状态下，若WR为低，将fetch信号置为高，此时CPU将APB的写数据总线信号PWDATA[15:0]赋值给网卡芯片的数据总线DATA[15:0]，跳转到S4；若RD为低，从DATA[15:0]上读取数据到APB的读数据总线信号PRDATA[15:0]，跳转到S4； S4：片选时间等待态；此状态下，若WR为低，则等待T3时间后，跳转到S5；若RD为低，则等待T4时间后，跳转到S5； S5：完成态；此状态下，将WR、RD、CS全部拉高，跳转到S6； S6：片选间隔等待态；此状态下，等待T5时间后，跳转到S0。

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