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最新专利技术
  • 一种半导体结构及其制作方法
    一种半导体结构及其制作方法_青岛澳柯玛云联信息技术有限公司_202410564576.4
    本发明提供一种半导体结构及其制作方法，在该半导体结构及其制作方法中，栅氧化层由第一栅氧化层与第二栅氧化层叠加而成，其中，在第一栅氧化层所在区域生长第二栅氧化层之前，先形成碗状凹陷部于第一栅氧化层中，碗状凹陷部两端具有凸起部，凸起部的顶面高于...
    2025-11-23
  • 台面型半导体器件和用于制造半导体器件的方法
    台面型半导体器件和用于制造半导体器件的方法_深圳市槟城电子股份有限公司_202510944982.8
    本公开的实施例涉及一种台面型半导体器件和用于制造半导体器件的方法。其中，该台面型半导体器件包括：器件主体，器件主体包括：PN结结构；凹陷结构，至少包括相对于PN结结构的表面下凹的下凹区域；以及钝化结构，设置于凹陷结构的表面上，包括依次叠置的...
    2025-11-23
  • 半导体结构及其形成方法
    半导体结构及其形成方法_中芯国际集成电路制造(天津)有限公司_202410567297.3
    本发明提供一种半导体结构及其形成方法，其中，半导体结构包括：衬底，所述衬底具有第一半导体器件区，所述衬底上具有第一型掺杂的外延层；具有第二型掺杂的第一阱区，位于所述第一半导体器件区的外延层内，所述第一阱区的顶面低于所述外延层的顶面；具有第二...
    2025-11-23
  • 半导体结构及其形成方法
    半导体结构及其形成方法_中芯国际集成电路制造(天津)有限公司_202410565266.4
    本发明提供一种半导体结构及其形成方法，其中，半导体结构包括：衬底，衬底具有第一器件区，衬底上具有第一型掺杂的外延层；隔离结构，位于第一器件区的外延层内；具有第二型掺杂的第一阱区，位于隔离结构之间的外延层内，第一阱区的顶面低于外延层的顶面，沿...
    2025-11-23
  • 半导体器件及其制备方法、电子设备
    半导体器件及其制备方法、电子设备_北京超弦存储器研究院_202410564770.2
    本申请涉及一种半导体器件及其制备方法、电子设备。该半导体器件包括栅极、半导体层和源漏层，其中，半导体层环绕设置在栅极的外侧，源漏层环绕设置在半导体层的外侧；该源漏层包括至少一对源极和漏极，同一对源极和漏极中的源极和漏极沿环绕半导体层的方向相...
    2025-11-23
  • 碳化硅器件及其制造方法
    碳化硅器件及其制造方法_杰平方半导体(上海)有限公司_202410562178.9
    本发明提供一种碳化硅器件及其制造方法，碳化硅器件包括衬底、接触区、层间介质层和金属硅化物层，衬底上形成有外延层，外延层中形成有间隔设置的源区和漏区；接触区位于源区与漏区之间的外延层中并与源区和漏区相接触，且接触区的顶表面低于源区和漏区的顶表...
    2025-11-23
  • 集成栅场板和场限环的高压氧化镓HJFET及制备方法
    集成栅场板和场限环的高压氧化镓HJFET及制备方法_中北大学_202511482193.3
    本发明属于功率半导体技术领域，具体涉及一种集成栅场板和场限环的高压氧化镓HJFET及制备方法，该集成栅场板和场限环的高压氧化镓HJFET包括自下而上依次层叠设置的衬底、N型氧化镓外延层和钝化层；N型氧化镓外延层顶部依次间隔设置有源极欧姆接触...
    2025-11-23
  • 集成侧注入PN基区与深p-well屏蔽层的非对称沟槽SiC MOSFET器件
    集成侧注入PN基区与深p-well屏蔽层的非对称沟槽SiC MOSFET器件_重庆邮电大学_202511116809.5
    本发明涉及一种集成侧注入PN基区与深p‑well屏蔽层的非对称沟槽SiC MOSFET器件，属于半导体器件技术领域。其包括：衬底、漂移区、侧注入P+基区、侧注入N+基区、P‑shield屏蔽层、P‑well屏蔽层、耗尽型PMOS、沟槽栅、栅...
    2025-11-23
  • 阶梯栅非均匀掺杂屏蔽栅晶体管及其制造方法
    阶梯栅非均匀掺杂屏蔽栅晶体管及其制造方法_华虹半导体制造(无锡)有限公司_202511063003.4
    本发明提供一种阶梯栅非均匀掺杂屏蔽栅晶体管及其制造方法，本发明在屏蔽栅之上设置有一个具有上宽下窄轮廓的阶梯栅结构；通过对该阶梯栅结构的内侧壁进行热氧化，形成栅氧化层的同时消耗一部分构成阶梯栅的多晶硅，从而在栅极形成前预先界定出一个被压缩的栅...
    2025-11-23
  • 半导体结构及其制造方法
    半导体结构及其制造方法_上海华虹宏力半导体制造有限公司_202511058306.7
    本发明公开了一种半导体结构及其制造方法。该半导体结构包括：半导体衬底，具有沟槽；多晶硅栅极，设置在沟槽内；氧化物结构，形成为多晶硅栅极的一部分并至少部分位于其内部靠近衬底表面处；以及接触孔，形成在半导体衬底中，其至少一个侧壁由氧化物结构界定...
    2025-11-23
  • 金属氧化物半导体晶片装置
    金属氧化物半导体晶片装置_益力威芯股份有限公司_202411306575.6
    本发明提供一种金属氧化物半导体晶片装置，其包括一半导体基板，其中第一源极结构以及第二源极结构成对设置于半导体基板第一侧。汲极结构设置于半导体基板相对第一源极结构以及第二源极结构的第二侧上。第一通道结构设置其间并隔开第一源极结构及半导体基板，...
    2025-11-23
  • 垂直扩散金氧半导体晶体管结构及其制造方法
    垂直扩散金氧半导体晶体管结构及其制造方法_台亚半导体股份有限公司_202411068494.7
    本发明提供一种垂直扩散金氧半导体晶体管结构及其制造方法，其中垂直扩散金氧半导体晶体管结构包含一基底、一第一导电型的外延复合层、一栅极结构及两第二导电型的主体区域。主体区域配置于外延复合层内，且各主体区域间相隔一预定距离。外延复合层包含一低掺...
    2025-11-23
  • 一种半导体结构、形成方法及相关器件
    一种半导体结构、形成方法及相关器件_中芯国际集成电路制造(天津)有限公司_202410600077.6
    本申请实施例提供了一种半导体结构、形成方法及相关器件，其中，所述半导体结构，包括：衬底；位于所述衬底上的外延层，所述外延层包括依次堆叠的多个子外延层，其中，在背离所述衬底的方向上，所述子外延层的厚度和电阻率逐渐减小；位于所述外延层上的第一沟...
    2025-11-23
  • 一种LDMOS器件及其制备方法
    一种LDMOS器件及其制备方法_合肥晶合集成电路股份有限公司_202511468091.6
    本申请公开了一种LDMOS器件及其制备方法，LDMOS器件包括：第一掺杂类型的半导体层；位于所述半导体层内部的体区和漂移区，所述体区具有第一掺杂类型，所述漂移区具有与第一掺杂类型相反的第二掺杂类型，所述漂移区包括多个在水平方向排列的分区，多...
    2025-11-23
  • 一种基于深N阱的适用于宽温度范围应用的LDMOS结构
    一种基于深N阱的适用于宽温度范围应用的LDMOS结构_西安电子科技大学_202511051809.1
    本发明公开了一种基于深N阱的适用于宽温度范围应用的LDMOS结构，包括：SiC衬底层；外延层，设置于SiC衬底层的上表面；漂移区，由外延层的上表面延伸至外延层中；沟道区，由漂移区的上表面延伸至漂移区中；两个顶层掺杂区，两个顶层掺杂区对称间隔...
    2025-11-23
  • 半导体器件
    半导体器件_无锡华润上华科技有限公司_202410580363.0
    本发明涉及一种半导体器件，包括：漂移区，具有第二导电类型；漏极区，与所述漂移区直接接触；第一阱区；源极区，位于所述第一阱区中；第二阱区，具有第一导电类型，所述第二阱区与所述漂移区直接接触，至少部分所述第二阱区位于所述漂移区与所述第一阱区之间...
    2025-11-23
  • 半导体结构及其形成方法
    半导体结构及其形成方法_中芯国际集成电路制造(上海)有限公司_202410587856.7
    本发明提供一种半导体结构及形成方法，其中半导体结构包括：衬底；位于所述衬底上多个分立排布的栅极结构，所述栅极结构沿着第一方向延伸；位于所述衬底上的介质层，所述介质层的顶部表面与所述栅极结构的顶部表面齐平；沿着所述第一方向位于所述栅极结构和所...
    2025-11-23
  • 与氧化物间隔件兼容的应力衬垫
    与氧化物间隔件兼容的应力衬垫_美光科技公司_202510406042.3
    本公开涉及一种与氧化物间隔件兼容的应力衬垫。多种应用可包含存储器装置在所述存储器装置的存储器阵列的外围中以及用于所述存储器阵列的感测放大器中实施CMOS装置。所述CMOS装置可包含具有介电侧壁的栅极结构，其中氧化物侧壁在所述介电侧壁上且接触...
    2025-11-23
  • 半导体结构及其形成方法
    半导体结构及其形成方法_中芯国际集成电路制造(上海)有限公司_202410566961.2
    一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有叠层结构，叠层结构包括沿纵向自下而上交替堆叠的牺牲层和沟道层，基底上还形成有横跨叠层结构的伪栅结构；在伪栅结构两侧的基底上形成源漏掺杂层，源漏掺杂层与叠层结构的端部相接触；去除伪栅...
    2025-11-23
  • 一种半导体结构及集成电路
    一种半导体结构及集成电路_深圳平湖实验室_202511441731.4
    本公开提供一种半导体结构及集成电路，通过在势垒层上方设置电阻控制电极，一方面可以通过控制其上加载的正负电压来大小调节2DEG的浓度，从而获得一种阻值可调的GaN基集成平台的半导体结构；另一方面，可以控制电阻控制电极上加载0电位或将其设置为浮...
    2025-11-23
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