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最新专利技术
  • 半导体元件及其制作方法
    半导体元件及其制作方法_联华电子股份有限公司_202411219730.0
    本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一栅极结构、二凹槽以及二外延层。栅极结构设置于一基底上。二凹槽设置于栅极结构二侧的基底中，各凹槽包含由下而上依序相连的一第一倾斜面、一第二倾斜面以及一第三倾斜面，第一倾斜面与第二倾斜...
    2026-03-18
  • 晶体管结构及其制备方法
    晶体管结构及其制备方法_上海积塔半导体有限公司_202511714985.9
    本申请提供了一种晶体管结构及其制备方法，所述晶体管结构包括：衬底；阱区，位于所述衬底内，所述阱区内包括第一导电类型的掺杂离子；埋入式沟道区，位于所述阱区内，所述沟道区内包括第二导电类型的掺杂离子；隔离层，位于所述埋入式沟道区背离所述衬底的表...
    2026-03-18
  • 沟槽栅超结器件
    沟槽栅超结器件_深圳尚阳通科技股份有限公司_202511865855.5
    本发明公开了沟槽栅超结器件，有源区的结构包括：超结结构，第一阱区，沟槽栅和源区，在源区的顶部形成有穿过层间膜的源极接触孔，源极接触孔底部穿过源区并和第一阱区接触。源极接触孔和相邻的沟槽栅的侧面之间的第一间距缩小到0.5微米～0.6微米，在器...
    2026-03-18
  • 沟槽栅超结器件及其制造方法
    沟槽栅超结器件及其制造方法_深圳尚阳通科技股份有限公司_202511865851.7
    本发明公开了沟槽栅超结器件，有源区的结构包括：超结结构，第一阱区，沟槽栅和源区，在源区的顶部形成有穿过层间膜的源极接触孔，源极接触孔和相邻的沟槽栅的侧面之间的第一间距缩小到0.5微米～0.6微米。在源接触孔的底部还形成有阱接触注入区。阱接触...
    2026-03-18
  • 超结器件的制造方法
    超结器件的制造方法_深圳尚阳通科技股份有限公司_202511865849.X
    本发明公开了一种超结器件的制造方法，多级降低比导通电阻的步骤包括：步骤一、提供第一外延层，通过增加第一外延层的掺杂浓度来使器件的击穿电压满足要求的同时降低比导通电阻。步骤二、形成超结结构。步骤三、生长场氧化层，采用热氧化工艺加CVD工艺形成...
    2026-03-18
  • 沟槽栅超结器件的制造方法
    沟槽栅超结器件的制造方法_深圳尚阳通科技股份有限公司_202511865847.0
    本发明公开了一种沟槽栅超结器件的制造方法，包括：提供加浓的第一外延层，使器件的击穿电压满足要求的同时降低比导通电阻。形成超结结构。采用热氧化工艺加CVD工艺生长场氧化层，CVD工艺降低热过程并使比导通电阻降低。对场氧化层进行图形化刻蚀。形成...
    2026-03-18
  • 一种半导体结构及其制造方法
    一种半导体结构及其制造方法_苏州晶湛半导体有限公司_202411154401.2
    本公开提供了一种半导体结构及其制造方法，半导体结构包括依次层叠设置的衬底、沟道层和势垒层，沟道层和势垒层包括栅极区域、以及位于栅极区域两侧的源极区域和漏极区域；P型半导体层，P型半导体层至少位于栅极区域并位于势垒层远离衬底的一侧；其中，P型...
    2026-03-18
  • 一种半导体结构
    一种半导体结构_苏州晶湛半导体有限公司_202411147068.2
    本公开提供了一种半导体结构，包括层叠设置的衬底、缓冲层和多沟道异质结层，多沟道异质结层远离衬底的方向上为第1, 2，…，n层异质结层，n≥2，每层异质结层包括沟道层和势垒层；N型重掺杂层，位于多沟道异质结层的侧壁，N型重掺杂层为多层结构。本...
    2026-03-18
  • 一种功率半导体器件及其制造方法
    一种功率半导体器件及其制造方法_安建科技有限公司_202411126056.1
    一种功率半导体器件及其制造方法，本发明涉及于功率半导体器件，本发明设计上下两层P型盖层，下层的第一P型盖层的高掺杂浓度保证了器件的阈值电压可达到较高的数值，减低增强型器件被误开启的机会；上层的第二P型盖层的掺杂浓度沿垂直方向由下往上递减及沿...
    2026-03-18
  • 垂直环栅场效应晶体管及其制备方法
    垂直环栅场效应晶体管及其制备方法_复旦大学_202511721192.X
    本发明提供了一种垂直环栅场效应晶体管及其制备方法，其中硅衬底包括基底以及位于基底上的鳍部；鳍部开口至少位于第一区的鳍部和第二区的鳍部内，第二区位于第一区上，鳍部开口的开口方向垂直于鳍部的侧壁面和顶面；底部源漏位于基底内并环绕鳍部设置，底部源...
    2026-03-18
  • 半导体装置
    半导体装置_三星电子株式会社_202511102527.X
    一种半导体装置包括：基底；下沟道堆叠件，在基底上；上沟道堆叠件，在下沟道堆叠件上；栅电极，在下沟道堆叠件和上沟道堆叠件周围延伸；栅极切口区域，在基底上并且包括绝缘材料；半导体材料层，在上沟道堆叠件与栅极切口区域之间；以及绝缘层，在半导体材料...
    2026-03-18
  • 具有偏移漏极的高电压半导体装置
    具有偏移漏极的高电压半导体装置_安华高科技股份有限公司_202511101270.6
    本公开涉及具有偏移漏极的高电压半导体装置。所述半导体装置，例如，举例来说，全环绕栅极场效应晶体管GAAFET装置适合于在更高的操作电压条件(例如，1.2伏到3.3伏)下的可操作性。所述半导体装置包含：第一沟道，其形成于所述半导体装置的第一平...
    2026-03-18
  • 半导体器件及其制造方法
    半导体器件及其制造方法_三星电子株式会社_202510557364.8
    提供了一种半导体器件及其制造方法。半导体器件包括包含多种金属的氧化物半导体层以及第一电极和第二电极，其中，相对于所述多种金属，铟(In)的含量小于50at％，锌(Zn)的含量是0at％，栅极电极与氧化物半导体层分开，栅极绝缘层在氧化物半导体...
    2026-03-18
  • 一种平面SiC MOSFET器件结构及其制造方法
    一种平面SiC MOSFET器件结构及其制造方法_深圳云潼微电子科技有限公司_202610136600.3
    本发明涉及半导体技术领域，尤其涉及一种平面SiC MOSFET器件结构及其制造方法，该器件结构包括：衬底、位于所述衬底之上的外延层、位于所述外延层上的掺杂区和JFET区，其中，所述衬底为碳化硅SiC衬底，所述外延层为SiC外延层；所述JFE...
    2026-03-18
  • 半导体鳍片中的LDMOS晶体管
    半导体鳍片中的LDMOS晶体管_恩智浦有限公司_202511137809.3
    例如LDMOS晶体管等晶体管包括半导体鳍片中位于沟道区与漏极区之间的载流子路径中的漂移区。所述晶体管包括覆盖所述半导体鳍片的不同位置的两个栅极电介质结构。较薄的栅极电介质结构覆盖所述晶体管的栅极正下方的所述沟道区的部分。较厚的电介质结构覆盖...
    2026-03-18
  • 具有用于偏置场板的偏置电路的LDMOS
    具有用于偏置场板的偏置电路的LDMOS_德州仪器公司_202511082538.6
    本申请涉及具有用于偏置场板的偏置电路的LDMOS。半导体装置(100)包含：漏极扩展晶体管(101)，其具有：半导体层(104)，其包含相反掺杂的体区和漏极漂移区(104, 120)；栅极介电层(134)，其位于所述体区(104)之上且在所...
    2026-03-18
  • 半导体装置
    半导体装置_新唐科技股份有限公司_202510625395.2
    本申请提供一种半导体装置，所述半导体装置包括基板、外延层、第一高压井区、第一至第三掺杂区、第一导电层及浮置导电层。基板具有第一导电类型。外延层设置于基板上，且具有第二导电类型。第一高压井区设置于外延层中，且具有第二导电类型。第一及第二掺杂区...
    2026-03-18
  • 含渐变掺杂外延层的新型分裂栅MOS管及其制备方法
    含渐变掺杂外延层的新型分裂栅MOS管及其制备方法_深圳辰达半导体有限公司_202610117173.4
    本发明涉及半导体制备技术领域，具体公开了一种含渐变掺杂外延层的新型分裂栅MOS管及其制备方法，所述MOS管包括衬底；依次设置在衬底一侧的第一外延层、第二外延层和第三外延层；设置在第一外延层和第二外延层之间的第一渐变层，设置在第二外延层和第三...
    2026-03-18
  • 一种抗短路的半导体场效应晶体管
    一种抗短路的半导体场效应晶体管_重庆大学_202511753343.X
    本发明提供一种抗短路的半导体场效应晶体管，该场效应晶体管包括与第一导电类型漂移区和第一导电类型传导区域接触的第二导电类型接触区域，在不同面形成异质结二极管，在场效应晶体管反向导通时，异质结具有空穴势垒，抑制少数载流子的注入，降低反向恢复损耗...
    2026-03-18
  • 碳化硅半导体元件
    碳化硅半导体元件_即思创意股份有限公司_202411147574.1
    一种碳化硅半导体元件，包括一碳化硅基板、一漂移层、多个第一掺杂区、多个第二掺杂区、多个第三掺杂区、一栅极绝缘体、一栅电极及一源电极。该漂移层设置在该碳化硅基板上。该第一掺杂区设置于该漂移层的该有源区之中。该第二掺杂区设置于该第一掺杂区之中。...
    2026-03-18
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