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最新专利技术
  • 一种GaN基HEMT器件及其制备方法
    一种GaN基HEMT器件及其制备方法_中科(深圳)无线半导体有限公司_202511285775.2
    本发明公开了一种GaN基HEMT器件及其制备方法， 属于半导体器件技术领域， 其包括HEMT外延结构、源极结构、栅极结构、漏极结构、阶梯状混合漏极结构、钝化层及源极场板和漏极场板。阶梯状混合漏极结构位于栅极与漏极之间， 包含阶梯状空穴注入层...
    2025-11-04
  • 一种衬底电位悬空设置的半导体器件
    一种衬底电位悬空设置的半导体器件_英诺赛科(苏州)半导体有限公司_202511149346.2
    本发明公开了一种衬底电位悬空设置的半导体器件。该半导体器件依次包括：衬底、缓冲层、电位屏蔽层、沟道层和势垒层， 电位屏蔽层的禁带宽度大于缓冲层的禁带宽度；电位屏蔽层的禁带宽度大于沟道层的禁带宽度；第一P型氮化物层和第二P型氮化物层， 位于势...
    2025-11-04
  • 晶体管及其制备方法
    晶体管及其制备方法_京东方华灿光电(苏州)有限公司_202510920282.5
    本公开提供了一种晶体管及其制备方法， 属于电力电子领域。该晶体管包括：沟道层、势垒层、p型层、二次外延层、栅极、源极和漏极， 所述势垒层层叠于所述沟道层上， 所述p型层位于所述势垒层的远离所述沟道层的表面上， 所述源极和所述漏极间隔排布在所...
    2025-11-04
  • 一种大功率密度的异质结器件及制备工艺
    一种大功率密度的异质结器件及制备工艺_西南交通大学_202510853728.7
    本发明公开了一种大功率密度的异质结器件及制备工艺， 包括单一半导体衬底、至少两个异质结结构单元， 两个异质结结构单元以背对背堆积方式垂直集成于单一半导体衬底上， 相邻异质结结构单元通过顶面金属电极直接键合实现电气互联， 且单一半导体衬底为所...
    2025-11-04
  • 具有复合保护层的半导体芯片及其制备方法
    具有复合保护层的半导体芯片及其制备方法_京东方华灿光电(苏州)有限公司_202510701455.4
    本公开公开了一种具有复合保护层的半导体芯片及其制备方法， 属于半导体技术领域。该半导体芯片， 包括依次叠设的一次外延层、复合保护层和二次外延层；复合保护层包括AlON层、SiN层和TiN层， AlON层、SiN层和TiN层沿外延生长方向依次...
    2025-11-04
  • 具有电容式分压器电路的晶体管器件
    具有电容式分压器电路的晶体管器件_英飞凌科技奥地利有限公司_202510415998.X
    具有电容式分压器电路的晶体管器件。一种晶体管器件， 包括：衬底；外延层堆叠， 其被形成在衬底上， 外延层堆叠包括在具有不同带隙的两个外延层之间的异质结， 异质结限定了晶体管器件的沟道区；源极端子， 其被电连接到外延层堆叠的源极区；漏极端子，...
    2025-11-04
  • JFET区浅槽结构的平面碳化硅功率器件及其制备方法
    JFET区浅槽结构的平面碳化硅功率器件及其制备方法_复旦大学_202510985669.9
    本发明公开一种JFET区浅槽结构的平面碳化硅功率器件及其制备方法。该JFET区浅槽结构的平面碳化硅功率器件包括碳化硅衬底；第一导电类型漂移区， 形成于第一导电类型碳化硅衬底上；第二导电类型阱区， 形成在第一导电类型漂移区两侧；第一导电类型重...
    2025-11-04
  • 半导体器件及其形成方法
    半导体器件及其形成方法_台湾积体电路制造股份有限公司_202510784613.7
    本发明的实施例提供了一种方法， 包括形成从衬底突出的鳍， 形成跨过鳍的伪栅极堆叠件， 伪栅极堆叠件包括伪栅极介电层、伪栅极介电层上的伪栅电极和布置在伪栅电极的侧壁上的氧化层， 在伪栅极堆叠件的侧壁上形成栅极间隔件， 去除伪栅电极， 使氧化层...
    2025-11-04
  • 一种低界面态GaN功率器件及其制备方法
    一种低界面态GaN功率器件及其制备方法_西南交通大学_202510693296.8
    本发明公开了一种低界面态GaN功率器件及其制备方法， 属于半导体器件技术领域， 包括以下步骤：制备AlGaN/GaN异质结基底并进行氢等离子体预处理；在预处理的基底上沉积栅极电介质；以N2/CF4/Ar三元等离子体对器件进行脉冲等离子体掺杂...
    2025-11-04
  • 栅极控制型二极管以及电子电路
    栅极控制型二极管以及电子电路_三菱电机株式会社_202510116333.9
    本公开涉及栅极控制型二极管以及电子电路， 目的在于在栅极控制型二极管中控制对其他主要电特性的负面影响并扩大栅极脉冲宽度的允许范围。栅极控制型二极管(110)具备：二极管栅电极， 其经由氧化膜(6)埋入到第一活性区域RA1的多个第一沟槽(51...
    2025-11-04
  • 半导体装置
    半导体装置_株式会社东芝_202411661480.6
    实施例的半导体装置包含：半导体基板， 包含第一主表面和第二主表面， 第一主表面和第二主表面在第一方向上相互面对；漂移区域；缓冲区域， 包含多个浓度峰值；第一电极， 设置在第一主表面上；第二电极， 设置在第二主表面上；以及晶体管区域， 所述多...
    2025-11-04
  • 双极晶体管
    双极晶体管_格芯(美国)集成电路科技有限公司_202510128684.1
    本公开涉及半导体结构， 更具体地说， 涉及双极晶体管和制造方法。该结构包括：集电极区；外部基极， 其包括具有倾斜侧壁的发射极开口；发射极， 其位于发射极开口内；以及内部基极， 其位于发射极和集电极之间。
    2025-11-04
  • 半导体器件
    半导体器件_珠海格力电子元器件有限公司_202511280921.2
    本申请提供了一种半导体器件， 包括：具有第一表面的基底， 基底具有第一掺杂类型；掺杂区， 位于基底中， 掺杂区具有位于第一表面中的第二表面， 掺杂区包括一一对应的多个第一区域和多个第二区域， 第一区域和第二区域间隔设置， 第一区域和第二区域...
    2025-11-04
  • 具有低钳位电压的单向瞬变电压抑制器件
    具有低钳位电压的单向瞬变电压抑制器件_力特半导体(无锡)有限公司_202410385090.4
    一种瞬变电压抑制器件及方法。该器件包括具有基底、第一基极层和第二基极层的第一电压抑制器件。基底被耦合到第一基极层和第二基极层。该器件包括具有基底、第一基极层、第二基极层和第三基极层的第二电压抑制器件。第二电压抑制器件基底被耦合到第二电压抑制...
    2025-11-04
  • 半导体封装
    半导体封装_三星电子株式会社_202510380379.1
    一种示例半导体封装包括第一半导体芯片、在垂直方向上堆叠在第一半导体芯片上的第二半导体芯片、在第二半导体芯片之间的接合层、以及在第一半导体芯片上并覆盖第二半导体芯片和接合层的侧壁的模制构件。沟槽被定位在第二半导体芯片中的至少一个上。接合层至少...
    2025-11-04
  • 包括水平排列的存储器晶粒的半导体结构及其制备方法
    包括水平排列的存储器晶粒的半导体结构及其制备方法_南亚科技股份有限公司_202510283105.0
    本公开提供一种半导体结构， 包括一逻辑晶圆；一第一正面重分布层(RDL)， 设置在该逻辑晶圆上方；一第一存储器晶粒， 设置在该第一正面重分布层上方；一第二存储器晶粒， 设置在该第一正面重分布层上方， 其中该第一存储器晶粒与第二存储器晶粒呈水...
    2025-11-04
  • 半导体封装件和制造半导体封装件的方法
    半导体封装件和制造半导体封装件的方法_三星电子株式会社_202510236685.8
    一种半导体封装件包括：封装基板；以及设置在所述封装基板上并且包括至少两个半导体芯片的第一多个半导体芯片。所述第一多个半导体芯片中的设置为距所述封装基板最近的半导体芯片可以通过凸块连接到所述封装基板， 并且所述第一多个半导体芯片中的设置为距所...
    2025-11-04
  • 自动产生堆叠结构中的半导体晶粒的晶片标识符的方法、半导体元件以及使用该方法的存储器元件
    自动产生堆叠结构中的半导体晶粒的晶片标识符的方法、半导体元件以及使用该方法的存储器元件_南亚科技股份有限公司_202410809020.7
    本公开提供一种用于自动产生堆叠结构中的半导体晶粒的晶片标识符的方法。该方法包括以下步骤：取得一第一半导体晶粒和一第二半导体晶粒， 其中该第一半导体晶粒和该第二半导体晶粒分别包括一第一标识符产生电路和一第二标识符产生电路；通过将该第二半导体晶...
    2025-11-04
  • 包括水平排列的存储器晶粒的半导体结构及其制备方法
    包括水平排列的存储器晶粒的半导体结构及其制备方法_南亚科技股份有限公司_202410767537.4
    本公开提供一种半导体结构， 包括一逻辑晶圆；一第一正面重分布层(RDL)， 设置在该逻辑晶圆上方；一第一存储器晶粒， 设置在该第一正面重分布层上方；一第二存储器晶粒， 设置在该第一正面重分布层上方， 其中该第一存储器晶粒与第二存储器晶粒呈水...
    2025-11-04
  • 芯片堆叠结构及其制备方法、电子设备
    芯片堆叠结构及其制备方法、电子设备_华为技术有限公司_202410433100.7
    本申请实施例提供一种芯片堆叠结构及其制备方法、电子设备， 涉及半导体技术领域， 用于提高芯片堆叠结构的空间利用率。芯片堆叠结构包括电路结构层、芯片层和电子元件， 芯片层位于电路结构层上。芯片层包括多个芯片， 多个芯片并排设置， 且相邻两个芯...
    2025-11-04
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