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最新专利技术
  • 半导体装置
    半导体装置_株式会社东芝_202510647999.7
    提供一种半导体装置，能够提高可靠性。一实施方式的半导体装置具备：半导体部，其具有单元区域和设置在单元区域的外侧的终端区域；第一电极，其设置在半导体部的背面上；第二电极，其设置在半导体部的正面侧；控制电极，其经由沿从单元区域朝向终端区域的方向...
    2025-12-26
  • 半导体结构及其制备方法、存储阵列、存储器、逻辑器件、电子设备
    半导体结构及其制备方法、存储阵列、存储器、逻辑器件、电子设备_华为技术有限公司_202410650333.2
    本申请的实施例提供一种半导体结构及其制备方法、存储阵列、存储器、逻辑器件、电子设备，旨在增加栅极与栅介质层的接触面积，从而提高栅极的控制能力。本申请实施例中提供的半导体结构，栅极包括面向沟道柱侧壁的第一表面、以及与第一表面相邻的第二表面；栅...
    2025-12-26
  • 半导体装置
    半导体装置_三星电子株式会社_202510115504.6
    一种半导体装置，包括：下层间绝缘层、有源图案、多个纳米片、栅电极、源极/漏极区域、衬垫层、接触隔离层和源极/漏极接触件，其中，接触隔离层的侧壁包括在第一水平方向上与源极/漏极接触件接触的第一侧壁、在第一水平方向上与衬垫层和有源图案中的每个接...
    2025-12-26
  • 半导体器件及其制备方法、电子设备
    半导体器件及其制备方法、电子设备_深圳平湖实验室_202511607833.9
    本公开提供了一种半导体器件及其制备方法、电子设备，涉及半导体芯片技术领域，旨在解决半导体器件的制备过程中，湿法刻蚀技术会导致势垒层被栅极材料沾污的问题；所述半导体结构包括：衬底、沟道层、势垒层、盖帽层、栅极、源极、漏极和第一隔离结构；沟道层...
    2025-12-26
  • 半导体器件及其制备方法、电子设备
    半导体器件及其制备方法、电子设备_深圳平湖实验室_202511607563.1
    本公开提供了一种半导体器件及其制备方法、电子设备，涉及半导体芯片技术领域，旨在解决半导体器件的制备过程中，湿法刻蚀技术会导致势垒层被栅极材料沾污的问题；所述半导体结构包括：衬底、沟道层、势垒层、盖帽层、栅极、源极、漏极和第一隔离部；沟道层和...
    2025-12-26
  • 基于p型氧化铌偶极子的金属-氧化物-半导体器件及其制造方法
    基于p型氧化铌偶极子的金属-氧化物-半导体器件及其制造方法_复旦大学_202511600730.X
    本发明涉及基于p型氧化铌偶极子的金属‑氧化物‑半导体器件及其制造方法，属于半导体器件制造技术领域。本发明的技术方案包括一种MOS器件，其栅介质叠层自下而上依次包括界面层、高k介电层和包含氧化铌的p型电偶极子层。其制备方法采用原子层沉积工艺沉...
    2025-12-26
  • 具有外延轻度掺杂部分的半导体元件及其制造方法
    具有外延轻度掺杂部分的半导体元件及其制造方法_南亚科技股份有限公司_202510770434.8
    本申请公开一种具有外延轻度掺杂部分的半导体元件及其制造方法。该半导体元件包括：一基板；多个凹槽，从该基板的一顶表面凹陷且定义一通道区，其中该通道区位于该多个凹槽之间且相邻于该基板的该顶表面；一栅极结构，位于该通道区上；多个杂质区，包括多个轻...
    2025-12-26
  • 平坦触点沟槽MOSFET及其制造方法
    平坦触点沟槽MOSFET及其制造方法_安世有限公司_202510698983.9
    一种包括多个沟槽的平坦触点沟槽MOSFET(210，220)，其中两个沟槽之间的台面包括半间距P+掺杂的平坦触点区(212)和半间距N+掺杂的NP结区(222)，并且其中所述半间距N+掺杂的NP结区(222)的表面与所述半间距平坦触点区(2...
    2025-12-26
  • 一种芯片、制备方法及电子设备
    一种芯片、制备方法及电子设备_华为技术有限公司_202410646167.9
    本申请公开了一种芯片、制备方法及电子设备，芯片包括衬底、沟道结构、设置于沟道结构两侧的源极和漏极。沟道结构包括堆叠且交替设置的栅极结构和沟道层，栅极结构包括在第一方向上依次设置的第一牺牲层、第一内侧墙、控制栅、第二内侧墙和第二牺牲层，不仅降...
    2025-12-26
  • 一种P-Cr2O3/P-NiO为复合盖层的增强型GaN HEMT器件及其制备方法
    一种P-Cr2O3/P-NiO为复合盖层的增强型GaN HEMT器件及其制备方法_西安电子科技大学芜湖研究院_202511238916.5
    本发明公开了一种P‑Cr2O3/P‑NiO为复合盖层的增强型GaN HEMT器件及其制备方法，涉及半导体技术领域，包括：依次层叠设置的衬底、缓冲层、沟道层、插入层、势垒层；复合盖层，位于势垒层的上表面，复合盖层包括层叠设置的P‑Cr2O3层...
    2025-12-26
  • 一种晶体管器件及其制备方法
    一种晶体管器件及其制备方法_安建科技有限公司_202410649823.0
    一种晶体管器件及其制备方法，本发明涉及于功率半导体器件，为提高器件的可靠性及效能，本发明通过设置激活浓度不同的第一P型盖层及第二P型盖层，下层的P型盖层的激活浓度较高，保证了器件的阈值电压可达到较高的数值，减低增强型器件被误开启的机会；上层...
    2025-12-26
  • 一种LDMOS器件及其制造方法
    一种LDMOS器件及其制造方法_荣芯半导体(宁波)有限公司_202511599251.0
    一种LDMOS器件及其制造方法，该制造方法包括：提供半导体衬底，半导体衬底中形成有第一掺杂类型的漂移区；在半导体衬底上依次形成栅极介质层和栅电极层；图案化栅电极层，以形成彼此间隔设置的第一栅电极和第二栅电极；对位于第一栅电极与第二栅电极之间...
    2025-12-26
  • 一种垂直环栅沟道长度的制造方法
    一种垂直环栅沟道长度的制造方法_西安微电子技术研究所_202511229171.6
    本发明属于半导体集成电路制造技术领域，具体涉及一种垂直环栅沟道长度的制造方法。包括：衬底上刻蚀形成硅柱；硅柱外依次生长栅氧和多晶；在多晶外生成二氧化硅掩蔽层，通过湿法带胶腐蚀漏出待刻蚀的多晶层；在待刻蚀的多晶层进行短时干法刻蚀，形成初始凹槽...
    2025-12-26
  • 一种半导体制备方法及SGT-MOSFET器件
    一种半导体制备方法及SGT-MOSFET器件_芯恩(青岛)集成电路有限公司_202511202820.3
    本发明提供一种半导体制备方法及SGT‑MOSFET器件，方法包括：外延层表面有间隔分布的沟槽并覆盖有第一氧化层；第一氧化层上设置源极多晶硅填充沟槽并覆盖第一氧化层；源极多晶硅上设置掩膜层覆盖源极多晶硅；第一次刻蚀掩膜层和源极多晶硅，对掩膜层...
    2025-12-26
  • 一种SGT MOSFET三层外延结构器件及其制备方法
    一种SGT MOSFET三层外延结构器件及其制备方法_华羿微电子股份有限公司_202511200773.9
    本发明公开一种SGT MOSFET三层外延结构器件及其制备方法，涉及半导体器件制造的技术领域，该方法包括：在衬底上生成导电类型相同，且具有三层离子掺杂浓度的外延结构；外延结构包括依次设置的第一外延层、第二外延层以及第三外延层，外延结构的离子...
    2025-12-26
  • 鳍式场效应晶体管中鳍片结构的制备方法和鳍片结构
    鳍式场效应晶体管中鳍片结构的制备方法和鳍片结构_中国科学院微电子研究所_202510999086.1
    本发明公开鳍式场效应晶体管中鳍片结构的制备方法和鳍片结构，涉及半导体技术领域，以解决现有技术中先进节点Fin结构在图形化过程中精度与效率难以兼顾的问题。方法包括：在晶圆基底上依次沉积心轴停止层、心轴层及第一硬掩膜层，在第一硬掩膜层上形成第一...
    2025-12-26
  • 一种环栅场效应器件GAA-FET的制备方法
    一种环栅场效应器件GAA-FET的制备方法_深港产学研基地(北京大学香港科技大学深圳研修院)_202510954358.6
    本发明公开了一种环栅场效应器件GAA‑FET的制备方法。该方法依次包括如下步骤：在衬底上生长隔离层，背栅介质层及隔离层，光刻该介质层之上的隔离层，得到背栅电极的图形，淀积牺牲侧壁介质层，致密，于该层光刻100以内、半圆形截面的线条，淀积无定...
    2025-12-26
  • 半导体结构及其形成方法
    半导体结构及其形成方法_台湾积体电路制造股份有限公司_202510390464.6
    本公开涉及半导体结构及其形成方法。一种方法包括：形成设置在衬底之上的鳍形结构，鳍形结构包括交替的沟道层和牺牲层的堆叠；在鳍形结构的沟道区域之上形成虚设栅极结构；在鳍形结构的源极/漏极区域中形成源极/漏极凹部；选择性地且部分地使牺牲层凹陷以在...
    2025-12-26
  • 形成半导体装置的方法和半导体装置
    形成半导体装置的方法和半导体装置_台湾积体电路制造股份有限公司_202510113686.3
    一种形成半导体装置的方法，包括在一堆叠的多个纳米结构层的多个外表面上形成硬遮罩层，其中硬遮罩层包括介电质基底材料和保护性氧化物表面。在硬遮罩层上形成虚设栅极。邻接虚设栅极形成栅极侧壁间隔物。形成源极/漏极区域。移除虚设栅极。相对于第二组的该...
    2025-12-26
  • 一种低触发与高维持的可控硅及其制作方法
    一种低触发与高维持的可控硅及其制作方法_粤芯半导体技术股份有限公司_202511596428.1
    本申请提供了一种低触发与高维持的可控硅及其制作方法，第一N+注入区、第一P+注入区设置在第一N阱内，第三N+注入区、第二P+注入区设置在第一P阱内，第二N+注入区设置在第一N阱和第一P阱之间；第一N+注入区、第一P+注入区、第二N+注入区对...
    2025-12-26
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